Аналіз та побудова інсерційної моделі апаратури інтегральної схеми

Abstract

Робота присвячена аналізу та розробці інсерційної моделі апаратури інтегральної схеми. Метою роботи є створення інсерційної семантики мови VHDL, а також розробка транслятора, здатного перетворювати проєкти VHDL у інсерційну модель. Наукова новизна у тому, що було вперше проведено опис інсерційної семантики мови VHDL. Практичне значення роботи полягає у тому, що отриману семантику та транслятор можна використовувати для побудови інсерційних моделей проєктів VHDL для формальної верифікації. The work is devoted to the analysis and development of an insertion model of hardware of an integrated circuit. The aim of the work is to create the insertion semantics of the VHDL language, as well as to develop a translator capable of converting VHDL projects into an insertion model. The scientific novelty is that the insertion semantics of the VHDL language was described for the first time. The practical significance of the work is that the obtained semantics and translator can be used to build insertion models of VHDL projects for formal verification.